高速串行通信论文提纲

高速串行通信链路扩频时钟发生器关键技术研究

摘要：为了满足人们日益增长的数据传输需求,高速串行通信（SerDes）以其成本低、抗干扰能力强等优势受到广泛关注。扩频时钟发生器是链路中重要的模块,其抖动对系统的误码率至关重要,尤其是使用有效抑制电磁干扰的扩频技术带来的额外抖动。以高稳定性、高可靠性和低功耗、低抖动实现扩频时钟是高速SerDes中待解决的问题之一。本文首先介绍扩频时钟发生器的理论基础,环路分析中给出了SerDes中常见参数的解释及数学表达式。针对扩频时钟发生器的子模块,分别提出了噪声分析方法及削减方式,以及系统线性度补偿方案。此外,本文还详细推导了无线射频中常见的相位噪声、参考杂散等指标与有线通信中随机性抖动、确定性抖动数的映射关系。最后,针对扩频时钟发生器中常出现的三种待解决问题提出了关键技术方案,包含高可靠性的扩频调制技术、满足兼容性的频率拓展技术、压控振荡器温度自适应技术。为了验证技术方案的可行性,本课题在PCIe-Gen4.0物理层协议下实现全部电路设计及版图设计。采用GF FD-SOI 22nm工艺进行验证,本文设计的扩频时钟发生器能够在8GHz输出的情况下有效实现18.6dB频谱峰值衰减及0.75%调制深度,将随机性抖动和确定性抖动分别减小至286fS和278fS,核心功耗低至8.98mW,输出占空比为50±0.1%,带宽能够覆盖1.18-8.95MHz。 

关键词：高速串行通信

文章目录

摘要

abstract

第一章 绪论

    1.1 项目研究的背景及意义

    1.2 国内外研究现状

    1.3 主要工作和论文结构

        1.3.1 主要工作

        1.3.2 论文结构

第二章 扩频时钟发生器基本理论

    2.1 扩频时钟发生器基本模块

        2.1.1 扩频技术概述

        2.1.2 时钟发生器离散时间采样特性

        2.1.3 电荷泵设计指标与架构比较

        2.1.4 可编程分频器设计指标与架构比较

        2.1.5 压控振荡器设计指标与架构比较

    2.2 扩频时钟发生器环路分析

        2.2.1 两种表征带宽

        2.2.2 阻尼系数与增益峰值

        2.2.3 锁定时间与相位裕度

    2.3 扩频时钟发生器噪声分析及削减方式

        2.3.1 噪声基础

        2.3.2 噪声源类别及传递函数

        2.3.3 控制环路噪声分析及削减方式

        2.3.4 振荡器噪声分析及削减方式

        2.3.5 Delta-sigma调制器量化噪声分析及削减方式

    2.4 时钟抖动分析和参数分解

        2.4.1 抖动表征指标分析和应用场景

        2.4.2 随机性抖动(RJ)分析

        2.4.3 相位噪声与随机性抖动的转换

        2.4.4 确定性抖动(DJ)分析

        2.4.5 参考杂散与确定性抖动的转换

    2.5 本章小结

第三章 扩频时钟发生器系统设计

    3.1 串行链路PCIe-Gen4.0 协议指标

    3.2 高频压控振荡器迭代设计法

        3.2.1 工艺参数和寄生测量

        3.2.2 电容正态分布与电感长柄效应

        3.2.3 温度漂移与幅度漂移

        3.2.4 数学流程图及迭代模型

    3.3 系统参数设计

        3.3.1 扩频时钟发生器系统架构

        3.3.2 环路参数设计

        3.3.3 指标分配

    3.4 Verilog-A系统建模

        3.4.1 核心模块建模

        3.4.2 扩频调制时域及频域验证

    3.5 本章小结

第四章 高速SERDES中扩频时钟发生器的关键技术

    4.1 高可靠性的扩频调制技术

        4.1.1 扩频发生电路设计

        4.1.2 鉴相鉴频器和电荷泵设计

        4.1.3 线性度调整电路设计

        4.1.4 远距离传输时钟方案

        4.1.5 锁定检测电路设计

    4.2 满足兼容性的频率拓展技术

        4.2.1 可编程分频器设计

        4.2.2 同步模块及delta-sigma时钟生成模块设计

        4.2.3 差分三分频器设计

        4.2.4 占空比校准电路设计

    4.3 压控振荡器温度自适应技术

        4.3.1 压控振荡器设计

        4.3.2 自动幅度控制电路设计

        4.3.3 自动频率校准电路设计

        4.3.4 可编程滤波器设计

    4.4 本章小结

第五章 版图设计与仿真结果

    5.1 仿真条件

    5.2 版图设计与电路布局

    5.3 电路模块性能仿真

        5.3.1 扩频调制电路

        5.3.2 鉴相鉴频器和电荷泵

        5.3.3 可编程分频器

        5.3.4 差分三分频器

        5.3.5 压控振荡器

        5.3.6 可编程滤波器

        5.3.7 自动幅度控制

    5.4 系统性能仿真

        5.4.1 整数及扩频模式

        5.4.2 性能对比

    5.5 本章小结

第六章 结束语

    6.1 总结与创新点

    6.2 后续研究工作

参考文献

[1]Design of a Low-Power 20Gb/s 1:4 Demultiplexer in 0.18μm CMOS[J]. PAN Min,FENG Jun.  Chinese Journal of Electronics. 2015(01)

[2]一种用于多通道10 Gbit以太网接口的CMOS3.125 Gb/s接收器（英文）[J]. 黄林,叶菁华,郭淦,陈一辉,洪志良.  复旦学报(自然科学版). 2005(06)

[3]一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计[J]. 郭淦,叶菁华,黄林,陈一辉,苏彦锋,洪志良.  通信学报. 2004(05)