612 浏览应用于无线通信系统的高速模数转换器研究与设计
摘要：随着通信系统的不断发展,各类应用对于通信系统的要求越来越高,而这对模数转换器（ADC,Analog-Digital Converter）的精度、速度和功耗都提出了进一步的要求。例如,77 GHz FMCW毫米波雷达无线通信系统一般要求ADC达到20 MHz以上的采样率,60 dB以上的SNR;WiFi 6E无线通信系统一般要求ADC达到320 MHz以上的采样率,45 dB以上的SNR;UWB超宽带无线通信系统一般要求ADC的达到500 MHz以上的采样率,38 dB以上的SNR。针对上述需求,本文对中速、高速和超高速ADC进行了研究和设计,主要内容如下:（一）针对FMCW毫米波雷达无线通信系统的需求,本文研究并设计了一款30 MS/s 12 bit的SAR ADC。芯片内部采用异步时序设计,采用栅压自举CMOS互补开关,减少电荷注入带来的非线性,提升采样线性度。设计了一款高速动态比较器,针对失调电压的问题设计了前台校准电路通过控制输入对管的衬底电压进行校准,蒙特卡洛仿真结果显示,校准后失调电压下降至-0.3～0.43 m V范围内;设计了一种非二进制带冗余的电容阵列结构,降低了高位切换时电压的建立精度要求。芯片采用55 nm CMOS工艺,测试结果显示,输入信号频率为9.873 MHz时,SNDR为58.05 dB,SFDR为60.51 dB,ADC核心电路功耗为0.92 m W,ADC的FOMW为46.9 fJ/cs。（二）针对WiFi 6E无线通信系统的需求,本文研究并设计了一款10 bit 400MS/s 2b/cycle高速SAR ADC。通过把比较器输入电压的差值以时域表征,提出了一种新型的2b/cycle结构,相对传统SAR减少了一半的量化周期,提升了工作速度。设计了一种改进型低功耗2b/cycle电容切换时序,相对于传统Vcm时序能降低了50%的开关时序功耗。设计了一种解码与DAC开关切换并行的控制逻辑,降低环路延迟提高控制逻辑速度。芯片核心版图面积为378μm×348μm。后仿真结果显示,在25℃TT工艺角下,输入频率为199.609 MHz时,ADC输出SNDR为56.6 dB,SFDR为71 dB,ADC核心电路功耗为6.7 m W,功耗效率FOMW为30.1 fJ/cs。（三）针对超宽带UWB无线通信系统的需求,本文研究并设计一款单通道超高速8 bit 800 MS/s两级Pipeline时间域Flash ADC。在电路方面上针对传统电压时间转换电路的线性度问题,设计一款高线性度电压时间转换电路输出SNR高达61.4 dB;采用4倍时间内插技术设计了一款高时间分辨率的时间数字转换器,来降低对电压时间转换电路的增益需求;两级之间设计了一款高速动态残差放大器,实现残差电压的两倍放大与传递,输出SNR为60.9 dB。芯片核心电路面积为370μm×180μm。后仿真结果显示,在25℃TT工艺角下,输入399.21875MHz时,ADC输出SNDR为47 dB,SFDR为62 dB,ADC核心电路功耗为8.05mW,功耗效率FOMW为54.8 fJ/cs。
关键词： 逐次逼近ADC
文章目录
摘要
ABSTRACT
第一章 绪论
1.1 研究背景及意义
1.2 国内外ADC研究现状
1.3 本文研究内容及创新点
1.4 本文组织架构
第二章 模数转换器概述
2.1 模数转换器的基本工作原理
2.2 模数转换器主要性能指标
2.2.1 静态特性指标
2.2.2 动态特性指标
2.3 模数转换器基本架构介绍
2.3.1 逐次逼近型架构(SAR ADC)
2.3.2 流水线型架构(Pipeline ADC)
2.3.3 Flash型架构(Flash ADC)
2.4 高速模数转换器主要技术介绍
2.5 本章小节
第三章 中等速度较高精度ADC研究(12 bit30 MS/s SAR)
3.1 12 bit30 MS/s SAR ADC系统结构设计
3.2 采样保持电路
3.2.1 采样开关非理想因素
3.2.2 栅压自举CMOS互补型采样开关的设计
3.3 高速动态比较器电路
3.3.1 比较器电路原理及其实现
3.3.2 比较器失调电压校准电路
3.4 电容切换时序设计
3.5 非二进制CDAC冗余设计
3.6 SAR逻辑电路
3.7 芯片测试结果
3.8 本章小节
第四章 高速中等精度ADC研究(10 bit400 MS/s SAR)
4.1 2b/cycle SAR ADC基本原理
4.2 10 bit400MS/s2b/cycle SAR ADC系统设计
4.3 10 bit400MS/s2b/cycle SAR ADC电路模块设计
4.3.1 高速采样开关电路的实现
4.3.2 电容阵列CDAC设计
4.3.3 改进型低功耗2b/cycle电容切换时序
4.3.4 时间比较器与电压比较器的电路实现
4.3.5 比较器高速异步时钟发生电路
4.3.6 2b/cycle解码与控制并行逻辑电路设计
4.4 电路整体版图设计及后仿真结果
4.4.1 整体版图设计
4.4.2 后仿真结果
4.5 本章小节
第五章 超高速中等精度ADC研究(单通道8 bit 800 MS/s两级Pipeline时间域Flash)
5.1 时域量化
5.1.1 时域量化基本原理
5.1.2 电压时间转换器(VTC)基本原理
5.1.3 时间数字转换器(TDC)基本原理
5.2 8 bit 800 MS/s时域量化ADC系统设计
5.3 8 bit 800 MS/s时域量化ADC电路模块设计
5.3.1 改进型高速采样开关电路
5.3.2 高线性度电压时间转换器设计
5.3.3 时间数字转换器设计
5.3.4 高速动态残差放大器设计
5.3.5 Decoder电路设计
5.4 电路整体版图设计及后仿真结果
5.4.1 整体版图设计
5.4.2 后仿真结果
5.5 本章小节
第六章 总结与展望
6.1 工作总结
6.2 工作展望
参考文献
[1]16Gb/s SerDes DFE中高速低功耗比较器的设计[D]. 王宇杰.西安电子科技大学 2019
[2]高速高精度比较器的研究与设计[D]. 尹文倩.西安电子科技大学 2019
[3]应用于微弱能量收集系统的芯片研究与设计[D]. 洪尔曦.福州大学 2018
[4]基于时域比较器的高精度低功耗SAR ADC关键技术研究[D]. 常胜.电子科技大学 2019
[5]高精度SAR ADC的研究与设计[D]. 朱铮.电子科技大学 2019
[6]应用于高精度低功耗SAR ADC的比较器的研究与设计[D]. 廖荣涛.上海交通大学 2017
[7]QCA比较器设计与可靠性分析[D]. 黄程.合肥工业大学 2018
[8]比较器和放大器SET仿真分析研究[D]. 林珊珊.西安电子科技大学 2018
[9]8位高速低功耗SAR ADC的设计[D]. 黄俊.东南大学 2018
[10]高速低功耗SAR ADC关键技术的研究[D]. 陈海文.电子科技大学 2018
